Dit proefschrift beschrijft belangrijke overwegingen bij het ontwerpen van een lokvermenigvuldiger, een bouwblok dat een periodiek signaal genereert met een frequentie die een veelvoud is van een inkomend periodiek referentiesignaal. Klokvermenigvuldigers worden toegepast in digitale ICs, om de interne klok te genereren, en bij het serializeren van parallele datastromen. In het proefschrift wordt veel nadruk gelegd op de zuiverheid van het gegenereerde signaal (elke periode van het uitganssignaal heeft idealiter een gelijke tijdsduur). Met behulp van tijddiscrete analyse wordt de beste architectuurkeuze gemotiveerd. Omdat de periodieke zuiverheid het beste is als de frequentie van het referentiesignaal hoog is, wordt onderzocht hoe een terugkopellus te realiseren is die op een zo hoog mogelijke vergelijkingsfrequentie opereert.
Eén van eerste overwegingen bij het ontwerpen van een klokvermenigvuldiger is de meest geschikte architectuur. De keuze die het meest voor de hand ligt is de zogenaamde integer-N Phase Locked Loop (PLL), welke een oscillator bevat die de uitgangsklok genereert. Een regellus zorgt er enerzijds voor dat de oscillatiefrequentie een veelvoud is van de referentiefrequentie en anderzijds dat door ruis veroorzaakte tijdonnauwkeurigheden gedeeltelijk onderdrukt worden. Een andere klokvermenigvuldiger is de Delay Locked Loop (DLL) met Edge Combiner. Deze gebruikt een “delay line” die de referentieklok precies één periodetijd vertraagt. Deze vertragingstijd wordt door een op een PLL gelijkende regellus bewerkstelligd. Door de delay line op te bouwen met identieke “delay cells” worden verschillende fasen van de referentieklok verkregen, die gecombineerd worden tot de hoogfrequente uitganksklok.
In hoofstuk 2 worden beide architecturen met elkaar vergeleken op grond van de tijdonnauwkeurigheden die optreden in de gegenereerde uitgansklok. Zowel de invloed van de belangrijkste ruisbronnen alsmede de gevolgen van “mismatch” worden analytisch beschouwd, zodat een gemotiveerde keuze voor een architectuur gemaakt kan worden. Berekeningen en ondersteunende simulaties laten zien dat een PLL veelal te verkiezen is boven een DLL. Wanneer de oscillator in de PLL een ring-oscillator is die bestaat uit delay elementen soortgelijk aan de delay line elementen van de DLL, is het vermogen dat per element gebruikt wordt i.h.a. hoger in het geval van de PLL zodat de jitter per delay cell kleiner blijft. Dit effect is typisch sterker dan de accumulatie van tijdonnauwkeurigheden die optreedt in de oscillator van de PLL. Als een LC-oscillator gebruikt wordt in de PLL, is de PLL nog meer in het voordeel. Ook wanneer effecten van mismatch in ogenschouw worden genomen blijkt de PLL beter te presteren.
Hoofdstuk 2 beschrijft tevens een analoge ontwerpmethode die snelheid (bandbreedte) en lineariteit van een circuit loskoppelt van de effecten van mismatch en ruis: W-schaling ofwel “impedance level scaling”. Deze methode levert het inzicht dat jitter (of deze nu veroorzaakt wordt door ruis of door mismatch) en vermogensverbruik van een “delay cell” uitruilbaar zijn.
Volgens de belangrijkste conclusie van hoofdstuk 2 is een PLL de veelbelovendste architectuur om een klokvermenigvuldiger te realiseren. Daarom worden in hoofdstuk 3 enkele belangrijke ontwerpaspecten van een PLL besproken: het lusfilter en minimalizatie van jitter. Omdat grofweg de helft van de jitter veroorzaakt wordt door de regellus die om de oscillator opgebouwd wordt (en de referentie-jitter), wordt bekeken hoe deze jitter-bijdrage zo laag mogelijk gehouden kan worden. Zowel een hoge referentiefrequentie als het gebruik van een fasedetector die zo kort mogelijke pulsen genereert blijken zowel tot lage jitter als een klein lusfilteroppervlak te leiden. Het blijkt dat lusfilteropervlak en jitter uitgeruild kunnen worden.
Een belangrijk deel van de PLL terugkoppellus (de frequentiedeler en de fasedetector) bestaat uit digitale bouwblokken. Dankzij haar lage gevoeligheid voor storingen in de voedingsspanning alsmede lage generatie van deze storing, is de differentiële CMOS current mode logic (CML) familie een geschikte kandidaat om deze digitale blokken mee te implementeren. Hoofdstuk 4 beschrijft een eenvoudige en inzichtelijke methode om digitale CML poorten te dimensioneren, gebaseerd op de maximaal stuurbare staartstroom.
Omdat hoofdstuk 3 laat zien dat een hoge referentiefrequentie en korte pulsen uit de fasedetector gunstig zijn voor de jitter in de gegenereerde klok, alsmede voor het lusfilteroppervlak, worden in hoofdstuk 5 snelle fasedetectoren onderzocht. Eerst wordt een vergelijking gemaakt tussen de belangrijkste bestaande fasedetectoren, waaruit blijkt dat de populaire “tri-state phase-frequency detector” (PFD) een gunstige keuze is. De interne terugkoppellus, nodig om de detector in zijn neutrale toestand te brengen, zorgt echter voor een snelheidsbeperking. Een eenvoudige fasedetector, bestaande uit 2 EN-poorten, wordt gepresenteerd. Deze detector genereert sturende pulsen die, net als bij een PFD, geen netto activiteit vertonen wanneer de PLL “in lock” is. Vanwege zijn eenvoud en de afwezigheid van een interne reset-lus, kan de voorgestelde detector op veel hogere snelheden opereren en genereert deze detector veel smallere pulsen dan een PFD, wat gunstig is voor de jitter in de gegenereerde klok.
Hoofdstuk 6 beschrijft de implementatie van een complete klokvermenigvuldiger-chip, geïmplementeerd in een standaard 0.18μm CMOS proces. De chip genereert een zuiver 10GHz kloksignaal gebaseerd op een referentieklok van 2.5GHz. De 10GHz klok wordt verkregen uit een geïntegreerde LC-oscillator. De terugkoppellus is gebaseerd op de simpele 2-EN-poort fasedetector. Voor correct opstartgedrag is een frequentiedetector gebruikt die geen invloed heeft op de jitter van de uitgangsklok doordat deze vanzelf inactief wordt als de PLL “in lock” is. De rms-jitter van de 10~GHz klok bedraagt slechts 0.22ps (2.2 mUIRMS) en de peak-to-peak jitter bedraagt 2.2ps (22 mUIP-P). Dit ligt ruim beneden de OC-192 SONET specificatie.